Intel, TSMC: không chỉ là 3nm 2nm, mà còn là chiplet, và cấp nguồn từ phía sau

Key Concepts

• Thu nhỏ bóng bán dẫn (Transistor Scaling): Tiếp tục giảm kích thước bóng bán dẫn để tăng mật độ và hiệu năng.
• Kiến trúc Chiplet: Thiết kế chip bằng cách kết hợp nhiều chip nhỏ (chiplet) trên cùng một đế.
• Backside Power Delivery Network (BSPDN): Cấp điện cho transistor từ mặt sau của wafer thay vì mặt trước.
• Process Node: Quy trình sản xuất chip, thường được đo bằng nanomet (nm) hoặc Angstrom (A).
• Performance trên Watt (Performance per Watt): Hiệu năng tính toán trên mỗi đơn vị điện năng tiêu thụ.
• Monolithic: Thiết kế chip nguyên khối, tất cả thành phần trên cùng một die và quy trình sản xuất.
• Interconnect: Đường dẫn kết nối giữa các chiplet trong kiến trúc chiplet.
• UCIe (Universal Chiplet Interconnect Express): Chuẩn kết nối chung cho chiplet từ nhiều nhà sản xuất.
• Forveros (Intel): Công nghệ xếp chồng chiplet 3D của Intel.
• CoWoS (TSMC): Công nghệ đóng gói chip-on-wafer-on-substrate của TSMC cho chiplet 3D.
• Nanosheet/GAAFET: Loại bóng bán dẫn mới với cấu trúc dạng tấm hoặc dây, cải thiện hiệu năng và tiết kiệm điện.
• Power Via (Intel): Tên gọi công nghệ Backside Power Delivery Network của Intel.
• Super Power Rail (TSMC): Tên gọi công nghệ Backside Power Delivery Network của TSMC.
• Fab: Nhà máy sản xuất chip.
• Fabless: Công ty thiết kế chip nhưng không có nhà máy sản xuất riêng.

1. Thu Nhỏ Bóng Bán Dẫn (Transistor Scaling)

• Tiếp Tục Thu Nhỏ: Ngành công nghiệp bán dẫn tiếp tục thu nhỏ bóng bán dẫn để tăng mật độ transistor trên mỗi đơn vị diện tích.
• Không Chỉ Là Kích Thước: Việc thu nhỏ không chỉ là khắc linh kiện nhỏ hơn mà còn liên quan đến kiến trúc và thiết kế bóng bán dẫn để đảm bảo hiệu năng và tiết kiệm điện.
• Động Lực Phát Triển:
  • Trước đây: Máy tính cá nhân (PC) là động lực chính.
  • Thời đại smartphone: Smartphone trở thành động lực quan trọng.
  • Hiện nay: Chip AI, HPC (High Performance Computing) và server hiệu năng cao là động lực mới.
• Thay Đổi Cách Tiếp Cận: TSMC chuyển từ việc sử dụng một process node cho tất cả các loại chip sang cung cấp nhiều process node khác nhau, tối ưu cho từng mục đích sử dụng.
• Kế Hoạch của TSMC:
  • Smartphone và Laptop (Performance/Watt): Sử dụng N3B, N2, N2P (3nm, 2nm) và A14 (Angstrom 14).
  • Data Center (Điện năng không quá quan trọng): Sử dụng A16 (Angstrom 16) vào năm 2026 và A14 vào năm 2029.
• Angstrom (A): Đơn vị mới để đặt tên cho process node, ví dụ 14A = 1.4nm. Tuy nhiên, nó mang tính chất tiếp thị nhiều hơn là chỉ số kích thước thực tế.
• So Sánh Process Node: Không thể so sánh trực tiếp process node giữa các hãng khác nhau chỉ dựa trên tên gọi.
• Cải Thiện Hiệu Năng:
  • Hiệu quả sử dụng năng lượng: Cải thiện khoảng 30% khi chuyển từ process node lớn hơn xuống nhỏ hơn.
  • Mật độ transistor: Tăng khoảng 20%.
  • Performance: Tăng trung bình 15%.
• NanoSheet/GAAFET: TSMC sẽ sử dụng bóng bán dẫn NanoSheet (tương tự GAAFET của Intel) trong tiến trình 2nm.

2. Kiến Trúc Chiplet

• Chiplet là gì: Phương thức thiết kế chip bằng cách đặt nhiều chip nhỏ (chiplet) khác nhau lên cùng một đế.
• Khác Biệt với SOC: Chiplet là khái niệm về thiết kế, trong khi SOC (System on a Chip) là khái niệm về chức năng. SOC hiện đại thường được thiết kế theo kiểu chiplet.
• Khác Biệt với Monolithic:
  • Monolithic: Toàn bộ chip được cấu thành từ các bộ phận có cùng quy trình sản xuất và thường do một hãng sản xuất.
  • Chiplet: Một SOC có thể được cấu thành từ nhiều linh kiện đến từ nhiều process node khác nhau, thậm chí của nhiều hãng khác nhau.
• Ví Dụ:
  • Intel Core Ultra Series 2: CPU tile (Intel 4), SOC/IO tile (TSMC 6nm), GPU tích hợp (TSMC 5nm).
  • AMD Ryzen AI: CPU, GPU là các chiplet riêng biệt.
• Interconnect: Các chiplet giao tiếp với nhau thông qua các đường dẫn interconnect.
• UCIe (Universal Chiplet Interconnect Express): Chuẩn kết nối chung cho chiplet từ nhiều nhà sản xuất (Intel, ARM, TSMC, AMD, Google).
• Xếp Chồng Chiplet 3D:
  • Intel: Forveros.
  • TSMC: CoWoS (Chip-on-Wafer-on-Substrate).
• Lợi Ích của Chiplet:
  • Sử dụng process node khác nhau cho các bộ phận khác nhau, tối ưu cho mục đích sử dụng.
  • Kết hợp process node của nhiều hãng khác nhau để tối ưu sản xuất và sản lượng.
• Nhược Điểm: Tiêu thụ điện có thể cao hơn so với monolithic, nhưng ưu điểm vượt trội hơn.
• Ứng Dụng: Không chỉ dành cho thiết bị tiêu dùng mà còn cho chip server.

3. Backside Power Delivery Network (BSPDN)

• Power Delivery Network: Mạng lưới cung cấp điện cho transistor.
• Truyền Thống (Frontside): Dây điện nằm ở mặt trên của wafer, chia sẻ không gian với đường truyền tín hiệu.
• Vấn Đề: Sụt áp, nhiễu tín hiệu, thất thoát điện.
• Backside Power Delivery Network (BSPDN): Cấp điện từ mặt sau của wafer.
• Lợi Ích:
  • Khoảng cách từ nguồn đến transistor ngắn hơn, giảm sụt áp và nhiễu.
  • Mặt trên chỉ còn đường truyền tín hiệu, có thêm không gian để thiết kế đường tín hiệu tốt hơn.
• So Sánh với Cảm Biến Ảnh BSI: Tương tự như việc chuyển dây điện ra phía sau cảm biến ảnh để tăng lượng ánh sáng thu được.
• Tên Gọi:
  • Intel: Power Via.
  • TSMC: Super Power Rail.
• Thách Thức: Tăng chi phí và độ phức tạp trong sản xuất, phát sinh vấn đề về tản nhiệt.
• Triển Khai:
  • TSMC: Kết nối trực tiếp mạng cấp nguồn từ mặt sau đến cực nguồn và cực máng của transistor.
  • Ưu tiên cho chip AI và HPC, sử dụng trong process node A16 (2026).
  • Chip mobile và laptop vẫn có thể sử dụng frontside delivery network để tối ưu chi phí và độ phức tạp.

Conclusion

Ba xu hướng chính - thu nhỏ bóng bán dẫn, kiến trúc chiplet và Backside Power Delivery Network - sẽ tiếp tục thúc đẩy sự phát triển của chip trong tương lai. Những công nghệ này hứa hẹn mang lại hiệu năng cao hơn, tiết kiệm điện hơn và tối ưu chi phí sản xuất, đặc biệt quan trọng đối với các thiết bị di động và các ứng dụng đòi hỏi hiệu năng cao như AI và HPC. Các công ty như TSMC và Intel đang tích cực nghiên cứu và triển khai những công nghệ này để đáp ứng nhu cầu ngày càng cao của thị trường.